A 500MHz, 0.5% THD With 400mVpp Linear Transimpedance Amplifier (TIA) for Analog Optical and In-memory Computing Applications

Fig. 4：反相器型并联反馈 TFE

Fig. 4(b) 将 PMOS 和 NMOS 的栅极相连、漏极相连，构成反相器型跨导单元。输入电压上升时，NMOS 下拉增强而 PMOS 上拉减弱，二者对输出电流的贡献同向叠加，因此等效跨导较大：

$$ A_0=-\frac{g_{m,n}+g_{m,p}}{g_{ds,n}+g_{ds,p}} $$

Fig. 4(a) 的反馈电阻 $R_F$ 把输出电压变为反馈电流，令输入节点保持在较稳定的偏置电压。大环路增益下：

$$ Z_T(0)=\frac{V_{\mathrm{out}}}{I_{\mathrm{in}}}\approx -R_F, \qquad R_{\mathrm{in}}\approx\frac{R_F}{1+|A_0|} $$

低输入阻抗有利于隔离 PD 或列线的输入电容。论文给出的带宽关系为：

$$ BW_{3\mathrm{dB}}\approx\frac{|A_0|+1}{2\pi R_FC_T} $$

因此 $R_F$ 增大会提高跨阻、降低反馈电阻的输入参考电流噪声密度，但会压低带宽。本文把该级输出摆幅限制在约 150 mVpp，使反相器跨导在较线性的区间工作。

Fig. 5：S2D 和 FVF

S2D 使用两个尺寸匹配的反相器跨导单元，论文描述为“一个反相器后接同尺寸 shorted inverter”。其目的不是复制一个普通反相器输出，而是在小摆幅处建立一对幅度接近、方向相反的内部信号。与使用 dummy TIA 生成第二支路相比，该结构更简单，也避免额外噪声代价。论文的仿真表明，S2D 在 500 MHz、400 mVpp 条件下贡献约 0.3% THD。

紧随其后的 FVF 是驱动器而不是主增益级。其局部反馈使电压增益接近 1，同时显著降低输出阻抗：

$$ A_V=\frac{g_{m1}r_{o1}g_{m2}r_{o2}}{1+g_{m2}r_{o2}+g_{m1}r_{o1}g_{m2}r_{o2}}\approx 1 $$

低输出阻抗使后级闭环反馈电阻和 ADC 驱动需求不会直接作用到 S2D 节点。

Fig. 6(a)：纠正后的完整工作流程

可以把这级全差分运放分成“建立静态工作点”和“处理差分信号”两个过程。

静态时，$V_{\mathrm{INP}}=V_{\mathrm{INN}}$，但并非“没有输出”，而是两路输出相等并停在设定共模附近：

$$ V_{\mathrm{OUTP}}=V_{\mathrm{OUTN}}\approx V_{\mathrm{REF}} $$

尾电流源设定输入差分对的总电流；右上角共模反馈放大器检测两路输出平均值并调节左上方 PMOS 电流源；中间的二极管连接 MOS 与其偏置电流源建立 class-AB 所需的栅压差，使上拉、下拉输出管都保持较小但非零的静态电流。此时两路电路对称，A 与 C、B 与 D 分别处于对称工作点，输出节点的上拉和下拉电流彼此平衡。

出现差分输入后，最左侧差分对先把电压差转换成一增一减的支路电流。折叠共源共栅级再把电流不平衡转换为 A/B/C/D 的控制电压变化。左、右两处同名的 A/B/C/D 是同一电气节点，这些电压直接控制右侧 class-AB 管的栅极：一个输出加强上拉、减弱下拉，另一个输出反向动作，于是 $V_{\mathrm{OUTP}}$ 与 $V_{\mathrm{OUTN}}$ 反向变化。

外层 $R_1/R_2$ 负反馈不断减小差分误差，决定最终差分增益；共模反馈只校正两路输出的平均值。右侧显式串联 RC 是频率补偿网络，不负责直流电流-电压转换；真正改变输出电压的是上拉、下拉输出电流对输出节点总电容的充放电。

Fig. 6(a)：闭环增益的外层环路

上方简图中的 $R_1$ 与 $R_2$ 构成全差分负反馈。只要运放开环增益足够高，闭环差分增益的幅值主要由电阻比决定：

$$ |A_{\mathrm{CL}}|\approx\frac{R_2}{R_1} $$

这一外层环路控制的是差分量：

$$ V_{\mathrm{DM,out}}=V_{\mathrm{OUTP}}-V_{\mathrm{OUTN}} $$

它负责信号增益和线性度；不能单独决定两个输出的平均直流电压。

Fig. 6(a) 左侧：差分输入对和尾电流

最左侧的差分输入对并不是“保证每一支路电流大小相同”的电路。下方尾电流源设定总静态电流：

$$ I_1+I_2\approx I_{\mathrm{tail}} $$

差分输入 $V_{\mathrm{INP}}-V_{\mathrm{INN}}$ 决定这股电流在左右支路如何重新分配：

$$ I_1-I_2\approx g_m\left(V_{\mathrm{INP}}-V_{\mathrm{INN}}\right) $$

输入相等时两支路电流近似各为 $I_{\mathrm{tail}}/2$；输入差增大时，一支路电流增加、另一支路减少，而总电流近似保持不变。

Fig. 6(a) 中间：为什么采用折叠共源共栅

中间级把差分对的电流差转换为高阻节点的电压变化。普通共源级的输出电阻受沟道长度调制限制，在 28 nm 工艺中通常不足以获得高开环增益。共源共栅管用 $vb1$ 至 $vb5$ 建立偏置，限制输入管漏极电压的变化，显著提高输出电阻：

$$ A_{\mathrm{OL}}\approx g_mR_{\mathrm{out}}, \qquad R_{\mathrm{out,cascode}}\gg r_o $$

“折叠”表示输入电流被转移到另一极性的支路，而非把所有晶体管堆在同一条电源到地的路径上。与 telescopic cascode 相比，这能在 1.8 V 电源下保留更大的输入共模范围和输出摆幅；代价是偏置更多、寄生节点更多、稳定性设计也更复杂。

$vb1$ 至 $vb5$ 是外部偏置发生器提供的固定直流偏置，偏置发生器没有画在 Fig. 6 中；不能把它们理解为由中间两只二极管连接 MOS “分流”产生。它们分别为上方 PMOS、折叠支路和下方 NMOS 共源共栅器件提供合适的栅压，使晶体管保持饱和并分配电压余量。仅凭这张图没有器件尺寸和偏置发生器，不能计算这些电压或各支路的准确静态电流。

这里最重要的电流-电压转换关系是高阻节点的 KCL。以任一内部驱动节点 $X$ 为例：

$$ C_X\frac{dV_X}{dt}=I_{\mathrm{into}\ X}-I_{\mathrm{out\ of\ X}} $$

输入刚变化的瞬间，折叠支路的电流不平衡先给节点总电容充电或放电，使 $V_X$ 开始移动；节点总电容包括 MOS 的 $C_{gs}$、$C_{gd}$、结电容、布线电容，以及显式补偿电容反映到该节点的等效电容。它不会把电流“流进右侧 MOS 的栅极”；MOS 栅极在直流下近似不吸收电流。

达到新的直流稳态后，$dV_X/dt=0$，电容电流也回到零。此时是变化后的节点电压改变了相关晶体管电流，使节点重新满足 $I_{\mathrm{into}\ X}=I_{\mathrm{out\ of}\ X}$。因此，电容决定节点移动速度、极点和稳定性，晶体管的跨导和输出电阻决定最终稳态电压。

Fig. 6(a) 的 A/B/C/D：同名内部节点，不是外部输入

图中中间级和右侧输出级重复标出的 A、B、C、D 是同一组网络标签。图注 “A B C D is connected to the other one” 的意思是：相同字母在实际版图中由导线相连，论文为了避免四条长导线交叉而只写节点名。

节点	在中间级的角色	在右侧 class-AB 级的角色
A	高阻内部驱动节点	一侧上拉 PMOS 的控制节点
B	高阻内部驱动节点	同一侧下拉 NMOS 的控制节点
C	另一侧高阻内部驱动节点	另一侧上拉 PMOS 的控制节点
D	另一侧高阻内部驱动节点	同一侧下拉 NMOS 的控制节点

因此 A/B 控制一个输出半边，C/D 控制另一个输出半边。它们不是来自芯片外部的输入；真正的外部/系统级输入是 $V_{\mathrm{INP}}$、$V_{\mathrm{INN}}$、$V_{\mathrm{REF}}$、各偏置电压和电源。

中间级的电流差先改变 A/B/C/D 的电压，随后这些电压改变右侧 PMOS 的 $V_{SG}$ 或 NMOS 的 $V_{GS}$，从而改变输出管的源漏电流。换言之，A/B/C/D 传递的是栅极控制电压，不是把前级电流直接送入输出级栅极。

Fig. 6(a) 中央偏置支路：二极管连接 MOS 与电流源

中央堆叠 MOS 的连接是 gate-drain 短接，而不是 gate-source 短接；它们是二极管连接 MOS。偏置电流源强迫它们流过参考电流，于是形成一个或多个 $V_{GS}$/$V_{SG}$ 压降。它们与浮动 class-AB 控制管、输出管组成论文所说的两个跨线性环，用来设定输出管的静态电流和上下栅极之间的偏置关系。该支路是偏置与电平移动网络，不是主信号增益级，也不直接向负载提供大电流。

Fig. 6(a) 右侧：浮动 class-AB 推挽输出级

每个输出都由上拉 PMOS 和下拉 NMOS 构成推挽级：

$$ V_{\mathrm{DD}}\rightarrow \mathrm{PMOS}\rightarrow V_{\mathrm{OUT}}\rightarrow \mathrm{NMOS}\rightarrow \mathrm{GND} $$

静态时，上下管保持较小但非零的静态电流，避免交越失真；大信号时，所需方向的输出管电流可以迅速增大。论文指出，浮动 class-AB 控制管、堆叠的二极管连接晶体管和输出晶体管形成两个跨线性环，用于设定输出晶体管的静态电流。

对一个输出节点，动态关系可概括为：

$$ C_{\mathrm{out}}\frac{dV_{\mathrm{OUT}}}{dt} =I_{\mathrm{PU}}-I_{\mathrm{PD}}-I_{\mathrm{LOAD}} $$

• $I_{\mathrm{PU}}$ 大于下拉和负载电流时，输出节点被充电，电压上升；
• $I_{\mathrm{PD}}$ 大于上拉电流时，输出节点被放电，电压下降；
• 两者平衡时，节点电压保持不变。

差分输入发生变化时，A/B 与 C/D 会向相反方向变化：一侧加强上拉并减弱下拉，另一侧加强下拉并减弱上拉。class-AB 的价值在于大信号建立时的输出电流不受小静态偏置电流硬性限制，因此兼顾低静态功耗和高 slew rate。

Fig. 6(a) 右侧串联 RC：不是直流跨阻元件

从连接形式看，A/B/C/D 附近画出的电阻与电容是两级运放的补偿网络；论文没有给出它们的标号、数值或单独推导。直流时电容开路，没有持续电流通过，因此它们不会把左侧直流支路电流直接转换成输出电压。动态时，补偿电容在内部驱动节点与输出节点之间传递位移电流，利用 Miller 效应建立主极点并实现极点分裂；串联电阻用于调整补偿零点，改善相位裕度。它们决定环路是否稳定以及输出建立速度，输出电压本身仍由 class-AB 上拉、下拉电流对输出节点总电容的充放电决定。

Fig. 6(a) 顶部右侧：CMFB 的调节目标和电流路径

全差分运放还需要控制输出共模：

$$ V_{\mathrm{CM,out}} =\frac{V_{\mathrm{OUTP}}+V_{\mathrm{OUTN}}}{2} $$

右侧两个匹配电阻从 $V_{\mathrm{OUTP}}$ 与 $V_{\mathrm{OUTN}}$ 取样，得到：

$$ V_{\mathrm{CM,sense}} \approx\frac{V_{\mathrm{OUTP}}+V_{\mathrm{OUTN}}}{2} $$

这是由取样节点 KCL 直接得到的。若两个取样电阻都为 $R$，且比较器输入电流近似为零，则：

$$ \frac{V_{\mathrm{OUTP}}-V_{\mathrm{CM,sense}}}{R} +\frac{V_{\mathrm{OUTN}}-V_{\mathrm{CM,sense}}}{R}=0 $$

CMFB 小三角形的尖端朝左，因此其左端长线才是输出，可记为 $V_{\mathrm{CMFB}}$；右上端接 $V_{\mathrm{REF}}$，另一输入端接 $V_{\mathrm{CM,sense}}$。它持续形成共模误差：

$$ e_{\mathrm{CM}}=V_{\mathrm{REF}}-V_{\mathrm{CM,sense}} $$

并调整 $V_{\mathrm{CMFB}}$，使最终满足：

$$ V_{\mathrm{CM,out}}\approx V_{\mathrm{REF}} $$

CMFB 是连续的模拟负反馈，不是到达某一阈值才“触发”的开关。平均值接近 $V_{\mathrm{REF}}$ 时，误差很小，控制电压只做微小补偿；平均值偏低时，它改变偏置以使两个输出获得更大的净上拉电流；平均值偏高时，它使两个输出获得更大的净下拉电流。

需要区分控制路径与大电流路径：$V_{\mathrm{CMFB}}$ 接到 PMOS 偏置管栅极，栅极本身几乎不消耗直流电流。真正让输出上升的电流路径是 $V_{\mathrm{DD}}$ 经上拉 PMOS 注入输出节点；真正让输出下降的路径是输出节点经下拉 NMOS 流向地。CMFB 通过改变偏置电流的平衡来控制这两种净电流，而不是把 CMFB 输出电流直接送进输出节点。

若 $V_{\mathrm{OUTP}}$ 上升而 $V_{\mathrm{OUTN}}$ 等量下降，平均值基本不变，CMFB 理想情况下不响应；这属于主差分环路应当处理的正常信号。只有两个输出共同上升或共同下降时，CMFB 才校正它们的共同直流位置。

Fig. 6(b)：为什么不用 CTLE 作主增益级

对照的 CTLE 使用 $R_S$-$C_S$ 源极退化网络。低频时 $C_S$ 开路，$R_S$ 提供负反馈，低频增益为：

$$ A_{\mathrm{DC}}=\frac{g_mR_D}{1+g_mR_S/2} $$

高频时 $C_S$ 旁路 $R_S$，退化减弱，形成高频提升：

$$ \omega_z=\frac{1}{R_SC_S},\qquad \omega_{p1}=\frac{1+g_mR_S/2}{R_SC_S},\qquad \omega_{p2}=\frac{1}{R_DC_L} $$

CTLE 适合补偿高速互连的高频损耗，但增加源极退化来改善线性会同时牺牲低频增益和带宽。对本文的模拟计算读出，闭环运放在大摆幅下的失真表现更合适。