02 / TIA LITERATURE
A Wide Bandwidth TIA with Low Power Consumption for PNN Prototyping
若 PDF 预览未显示，可使用上方链接打开原文。
作者与单位: 见论文原文首页（下方已附前三页原图）
会议: IEEE APCCAS 2025
DOI: https://doi.org/10.1109/APCCAS67402.2025.11376883
原文: paper.pdf
核心参考量
| 维度 | 信息 |
|---|---|
| 应用场景 | Photonic Neural Network(PNN)原型；光计算结果读出 |
| 是否实测 | 否 |
| 工艺节点 | 40 |
| 前端架构 | Active-feedback TIA core + inductor-less active Balun + two-stage VGA + dual-level FGA + digital DCOC + output buffer |
| 关键性能条件 | TT/0.9 V/25°C/CPD=1 pF；PVT带宽4.02–4.32 GHz；不含buffer功耗7.4 mW |
| 可参考程度 | ★★★★★ |
设计挑战
- 应用约束：Photonic Neural Network(PNN)原型；光计算结果读出。
- 核心电路矛盾：固定并联反馈TIA难同时覆盖不同光计算幅度、offset和PVT。本文用active-feedback低Zin、VGA/FGA增益分档及数字DCOC，将增益/offset校准显式纳入读出链。
- 指标与实现约束：TT/0.9 V/25°C/CPD=1 pF；PVT带宽4.02–4.32 GHz；不含buffer功耗7.4 mW。这些数值必须同时结合输入电容、输出负载、供电与验证频率判断，不能只比较单个峰值指标。
架构创新点
1. 前端拓扑
Active-feedback TIA core + inductor-less active Balun + two-stage VGA + dual-level FGA + digital DCOC + output buffer。该拓扑决定输入阻抗、反馈环路和主要噪声源，也是判断能否迁移到阵列读出的第一层依据。
2. 关键机制
Active-feedback低Zin；inductor-less Balun+MPCCT；VGA/FGA增益可调；数字SAR-DCOC消除offset
3. 与传统方案的差异
固定并联反馈TIA难同时覆盖不同光计算幅度、offset和PVT。本文用active-feedback低Zin、VGA/FGA增益分档及数字DCOC，将增益/offset校准显式纳入读出链。
性能与证据
| 项目 | 判断 |
|---|---|
| 工艺 | 40 |
| 验证方式 | 否 |
| 关键性能 | TT/0.9 V/25°C/CPD=1 pF；PVT带宽4.02–4.32 GHz；不含buffer功耗7.4 mW |
| 证据等级 | 仿真或后仿，证据等级中等 |
| 参考程度 | ★★★★★ |
原文摘要证据：This paper presents a high-speed, low-power tran- simpedance amplifier (TIA) designed for integration within PN-MZM (Signal) DAC Thermal MZM (Weight) 2025 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS) | 979-8-3315-8907-3/25/$31.00 ©2025 IEEE | DOI: 10.1109/APCCAS67402.2025.11376883 photonic neural networks (PNNs). The proposed architecture, Voltage implemented using the TSMC TN40G process, incorporates an Signal 28*28 Pixel active-feedback TIA core, an inductor-less Balun, a digital DC (Each 8-bit gray scale) Offset Calibration (DCOC) loop, and a combination of variable and fixed gain amplifier stages. The design addresses critical MMI Couplers (MACs) To Digital core challenges in PNN systems, including wide bandwidth, low power consumption and offset sensitivity caused by analog front-end mismatches. Post-layout simulations demonstrate a gain tuning range of 33.2 dBΩ to 70.3 dBΩ and a bandwidth of 4.08 GHz, with cons...
与 SOTA 对比
- 比较重点：优先比较相同输入电容、相同带宽定义和相同输出负载下的增益、噪声、线性度与功耗。
- 本文优势：Active-feedback低Zin；inductor-less Balun+MPCCT；VGA/FGA增益可调；数字SAR-DCOC消除offset
- 主要限制：主表采用TT值并备注PVT范围；没有silicon、输入范围、动态范围和phase margin
- 口径提醒：会议论文中仿真值、后仿值和芯片实测值不可直接混排；未在正文报告的指标不作推算排名。
NS-RAM / CIM 适配判断
与阵列电流求和读出高度相似。可优先参考可变增益、数字offset消除与PVT覆盖；需补实测及输入动态范围后决定是否采用GHz带宽。
迁移到 NS-RAM 时仍需重新确定列线电容、最小/最大读电流、允许建立时间、输出摆幅和 ADC 满量程，并据此重算反馈元件与环路稳定性。
核心优势与局限
核心优势：Active-feedback低Zin；inductor-less Balun+MPCCT；VGA/FGA增益可调；数字SAR-DCOC消除offset
主要局限：主表采用TT值并备注PVT范围；没有silicon、输入范围、动态范围和phase margin
结论：该文适合作为“Active-feedback TIA core + inductor-less active Balun + two-stage VGA + dual-level FGA + digital DCOC + output buffer”路线的参考，但不能脱离其原始应用和负载条件直接套用指标。
论文原图
