02 / TIA LITERATURE
A 10.5 Gbps 0.55 pJ/bit PAM-3 Transceiver Using a Self-driven Dual TIA Receiver and Floating Impedance Matching for Parallel On-chip Transmission Lines
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作者: Donghyun Yoon*, Junsen He* (NTU), Kwang-Hyun Baek (Chung-Ang Univ.), Youngdon Choi, Junghwan Choi (Samsung), Tony Tae-Hyoung Kim (NTU)
DOI: 10.1109/A-SSCC60305.2024.10848925
核心参考量
| 维度 | 数值/信息 |
|---|---|
| 工艺节点 | 65nm CMOS |
| 芯片面积 | 0.00381 mm²/通道 |
| 功耗 | 5.775 mW/通道 |
| 通道数 | 6 通道 |
| 片上通道 3dB 带宽 | 2.13 GHz |
| 片上通道损耗 @5.25GHz | -8.71 dB |
| 数据率 | 10.5 Gbps |
| 能效 | 0.55 pJ/bit（PAM-3 收发机中最佳） |
| 眼宽 | 0.36 UI（有串扰）/ 0.43 UI（无串扰）@10.5Gbps |
| PE TIA 输出眼高 | 211 mV |
| NE TIA 输出眼高 | 288 mV |
| Main Driver 功耗降低 | 42.3% |
| 总 TX 功耗降低 | 13.5% |
架构创新点
1. Self-Driven Receiver (SDR)
- Mid-level 时 TX 完全关闭
- RX 端双 TIA 自行驱动输入电平
- 消除 Mid-level 静态电流
- Mid-level 占 PAM-3 数据的 37.5%
2. Floating Impedance Matching (FIM)
- RC 串联网络在 TX 关闭时提供阻抗匹配
- S11 最佳 -15.7 dB（CT=1pF 时）
- 最终选用 0.1 pF（面积效率考量），实现 2.8 dB 改善
- 仅在 Mid-level 时连接，不影响 High/Low-level
3. Dual TIA
- PE TIA（PMOS-enhanced，强 PMOS + 弱 NMOS）→ 放大上眼，阈值 V_TH,H
- NE TIA（NMOS-enhanced，强 NMOS + 弱 PMOS）→ 放大下眼，阈值 V_TH,L
- 峰值电流仅为单 TIA 的 65%
4. Fractional FFE
- 堆叠 MOS 结构实现分数 FFE，无需短脉冲
- DCDL 控制延迟
与 SOTA 对比 (Fig.6)
| 指标 | JSSC'18 [3] | ISSCC'20 [4] | ISSCC'22 [5] | JSSC'21 [1] | JSSC'23 [2] | This Work |
|---|---|---|---|---|---|---|
| 工艺 (nm) | 65 | 65 | 28 | 28 | 28 | 65 |
| 数据率 (Gbps) | 10 | 4 | 10 | 30 | 33 | 10.5 |
| 信令方式 | NRZ | NRZ | NRZ (Di-code) | PAM-3 | PAM-3 | PAM-3 |
| 通道数 | 1 | 6 | 8 | 1 | 1 | 6 |
| 能效 (pJ/bit) | 0.772 | 1.524 | 0.35# | 1.11 | 1.09 | 0.55 |
| 眼宽 (UI) | 0.43 | 0.74/0.4 | 0.47 | 0.14 | — | 0.36 |
| 面积/通道 (mm²) | 0.00232 | 0.01995 | 0.00460 | 0.01400 | 0.00600 | 0.00381 |
# 需额外 Mid-level 供电电压（功耗未计入此供电）
论文原图
