A 118.89 Tb/s/mm/pJ/bit 18-Gb/s/wire Run-Length-Tolerant Transition-Driven AC-Coupled Transceiver for Short-Reach Die-to-Die Interfaces

作者: Jun-Cheol Lee, Joo-Hyung Chae

单位: 韩国光云大学 (Kwangwoon University)

DOI: 10.1109/A-SSCC67472.2025.11349438

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核心参考量

维度	数值/信息
工艺节点	28nm CMOS
综合 FoM	118.89 Tb/s/mm/pJ/bit
单线速率	最高 18 Gb/s/wire（CapBank=6'b000000，最小通道损耗）
验证速率	12.5 Gb/s（含扰码 BER 浴盆曲线）
通道	可编程 3-lane 片上通道，2μm 间距，模拟硅中介层
通道损耗调节	6-bit CapBank[5:0] 数字控制 MOM 电容阵列
游程长度	PRBS-31 验证，RX 对长游程免疫
耦合电容	仅 130 fF（极紧凑）

架构创新点

1. AC 耦合 + 跳变驱动（Transition-Driven）

• RX 前端嵌入 AC 耦合电容 C_TRAN
• 仅采样电压跳变信息（非绝对电平）
• 耦合电压: ΔV_RX_IN · C_TRAN / (C_TRAN + C_PAR)

2. PMOS/NMOS Holder 消除 DC Wander

• PMOS Holder：连续'0'期间保持 BUF_IN = VDDQ
• 反馈 NMOS Holder：连续'1'期间反馈开启 N2，小偏置 I_HIGH 维持高电平
• 无需大电容，130fF 即可防止基线漂移

3. CCOMP 补偿电容

• 缓解耦合电容馈通 (feed-through) 导致的下冲
• 延长补偿电流 I_COMP 持续时间
• 提升眼图垂直裕量

4. 反相器级极简 RX

• (D_RX,H + D_RX,L)/2 电平恰好位于反相器翻转点附近
• 仅需反相器 buffer + 电容 + 少量晶体管
• 无需 VrefGen、无需 TIA

5. TX VDDQ 激进降低

• RX 自电平移位特性天然适应

功率分解 (Fig.7)

芯片照片旁附有功耗分解饼图（参见原文 Fig.7）。

资助来源

• Samsung Research Funding & Incubation Center (No. SRFC-IT2401-06)
• NRF 韩国国家研究基金会 (No. RS-2024-00334247)
• IDEC（芯片制造和 EDA 工具支持）

相关参考

• Park et al., 68.7-fJ/b/mm, 375-GB/s/mm PAM-4, IEEE SOVC 2022
• [2] Choi et al., 3ns idle-exit, 0.28-28Gb/s/pin NRZ, IEEE CICC 2025
• [3] Ko et al., 8Gb/s/μm FFE+crosstalk-cancellation for HBM, IEEE ISSCC 2020
• [4] Nishi et al., 0.190-pJ/bit, 25.2-Gb/s/wire, AC-coupled TRX, 5-nm, IEEE JSSC 2024
• [5] Huang et al., UCIe-compliant chiplet interconnect, IEEE CICC 2025
• [6] Hsu et al., 0.46pJ/bit, 20Gbps, BER 1E-25, 7nm, IEEE SOVC 2021

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